芯天成形式验证平台EsseFormal
EsseFECT
EsseFCEC
EsseFPV
产品简介
芯天成组合逻辑等价性验证工具EsseFCEC（FCEC，Formal Combinational Equivalence Checking），可为各类技术节点提供稳定、准确和高速的工业级芯片等价性验证方案，以应对芯片设计与验证过程中的面积优化、功耗优化和验证速度瓶颈问题。
该产品基于可满足性算法及电路优化算法，可以支持综合工具对电路的低功耗优化、面积优化等各种先进优化策略，能够验证超大规模电路之间的等价性，为芯片设计与验证提供高精度的解决方案。
核心优势
稳定、准确、高速的验证流程；
支持综合工具的各种先进综合策略；
方便快捷的验证结果调试；
简洁易用的图形用户界面；
适用于各个阶段电路之间的验证。
产品功能
支持System Verilog、VHDL等多种设计格式读取；
支持组合逻辑等价性验证与时序等价性验证；
支持fsm recoding、clock-gating、retiming等先进综合优化的验证；
支持使用designware IP电路的验证；
支持逻辑锥图形显示等多种结果调试方法。
应用方案
ASIC/FPGA FLOW设计综合前后的等价性验证；
ASIC/FPGA FLOW设计PR前后的等价性验证；
ASIC/FPGA FLOW设计ECO前后的等价性验证。
产品简介
芯天成模型检查工具EsseFPV（FPV，Formal property verification），使用形式化技术验证 SystemVerilog 断言 (SVA) 属性，为用户提供快速的错误检测以及预期设计行为的端到端的验证。
核心优势
快速定位设计bug；
支持多种验证引擎；
人性化的用户图形界面；
可定制化的属性验证服务。
产品功能
可在仿真之前就能实现验证，适合早期的bug追踪，通过端到端的验证可确保设计功能的高正确率；
支持断言属性、约束属性、覆盖属性的验证，可在设计中更快地发现bug并提供反例；
人性化的用户图形界面，对于习惯图形化系统的用户更友好，利于debug调试。
应用方案
检查设计行为的断言；
约束形式化验证环境的假设；
用于监视预期事件的覆盖属性。
